ID bài viết: 000080419 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 05/05/2021

Tại sao báo cáo lỗi đồng hồ không bị hạn chế khi sử dụng Trình dỡ bỏ đăng ký thông báo lỗi Intel® FPGA IP trên Intel® Arria® 10 FPGA?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    IP FPGA Intel® Trình dỡ bỏ đăng ký thông báo lỗi
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Một đồng hồ không bị hạn chế được báo cáo như được hiển thị bên dưới khi sử dụng Trình dỡ bỏ đăng ký thông báo lỗi Intel® FPGA IP trên Intel® Arria® 10 FPGA:

emr_unloader_component|current_state. STATE_CLOCKHIGH

Độ phân giải

Để giải quyết vấn đề này, tạo ra các hạn chế về thời gian bao gồm lệnh "create_generated_clock" trong tệp SDC. Ví dụ:

create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_nets {* |alt_fault_injection_component|alt_fi_inst|twentynm_oscillator}] [get_keepers {* |emr_unloader_component|current_state. STATE_CLOCKHIGH}]

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA Intel® Cyclone® 10 GX
FPGA Intel® Arria® 10 và FPGA SoC

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.