ID bài viết: 000080394 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/06/2017

Tại sao IP Altera LVDS SERDES ở chế độ Tx không tạo ra mô hình mô phỏng VHDL?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® LVDS SERDES
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 17.0 trở lên, bạn có thể thấy IP Altera LVDS SERDES không tạo ra được. Sự cố này xảy ra khi IP ở chế độ Tx và bạn đã chọn VHDL cho mô hình mô phỏng.

    Độ phân giải

    Để giải quyết vấn đề này, hãy tạo mô hình mô phỏng trong Verilog HDL.

    Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của Phiên bản Phần mềm Intel® Quartus® Prime Phiên bản Pro.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.