ID bài viết: 000080389 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 27/02/2017

Tại sao không có lỗi dữ liệu trên Arria 10 Đầu vào tốc độ dữ liệu kép mà không có hành vi vi phạm thời gian?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Vấn đề là do sự khác biệt về thời gian của mô hình trong phần mềm Quartus® Prime phiên bản 16.1 trở lên, điều này ảnh hưởng đến đường dẫn đầu vào/đầu ra dữ liệu chung (GPIO) tốc độ đầu vào/đầu ra dữ liệu kép (DDIO) Arria® 10. Sự sai lệch này gây ra phân tích thời gian không chính xác trên đường dẫn dẫn đến vi phạm thời gian không được chụp và báo cáo trong báo cáo phân tích thời gian TimeQuest.

    Trường hợp sử dụng bị ảnh hưởng là:

    - Tất cả Arria 10 thiết bị VID sử dụng đường dẫn đầu vào GPIO DDIO Full Rate đến Half Rate

    - Tất cả thiết bị Arria 10 không VID (trừ 10AX115, 10AX090, 10AT115 và 10AT090) sử dụng đường dẫn đầu vào DDIO Full Rate đến Nửa Tốc độ với "io_48_lvds_tile_edge" trong ngân hàng I/O được sử dụng.

    Độ phân giải

    Đối với thiết kế bị ảnh hưởng như được liệt kê trong ví dụ trường hợp sử dụng ở trên, hãy chạy lại phân tích thời gian bằng cách sử dụng phần mềm Quartus Prime phiên bản 17.0 trở lên. Nếu quan sát thấy vi phạm thời gian trên đường dẫn DDIO_IN Tốc độ đầy đủ sang Tốc độ nửa tỷ lệ, hãy thay đổi pha của đồng hồ được tạo từ PLL và dự án biên dịch lại

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.