ID bài viết: 000080366 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 16/03/2021

Tại sao lõi IP Intel® Stratix® 10 FPGA Độ trễ thấp không thể mô phỏng bằng Cadence* NCSim và Xcelium khi bật RS-FEC?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Do vấn đề với lõi IP Intel® Stratix® 10 FPGA Độ trễ thấp ở chế độ RS-FEC, mô phỏng sẽ bị lỗi ở cả Cadence* NCSim và Xcelium.

    Một Lỗi tương tự như hình dưới đây sẽ được thấy:

    ncsim: *F,NOSNAP: Snapshot 'basic_avl_tb_top' không tồn tại trong thư viện.

    Độ phân giải

    Để giải quyết vấn đề này, vui lòng sử dụng Synopsys* VCSMX hoặc tắt RS-FEC.

    Vấn đề này không được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của phần mềm Intel® Quartus® Prime.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.