ID bài viết: 000080293 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao tín hiệu cấu hình lại PLL chuyển đổi sau khi local_init_done cao trong mô phỏng bộ điều khiển hiệu suất cao DDR/DDR2?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

PLL sẽ cấu hình lại sau khi nhập vào chế độ người dùng được chỉ báo bằng tín hiệu local_init_done vì trình tự hiệu chỉnh đường dẫn bắt chước của lõi chạy sau khi đi vào chế độ người dùng để tính đến các thay đổi về điện áp và nhiệt độ.

Đường dẫn bắt chước sẽ hiệu chỉnh lại mỗi 200ms hoặc nếu điện áp và nhiệt độ thay đổi trong chế độ người dùng.

Tham khảo phần "Mimic Path" của Giao diện Bộ nhớ DDR Bên ngoài Hướng dẫn Sử dụng Siêu chức năng (Altmemphy) (PDF) để biết thêm chi tiết.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA Stratix® III
FPGA Stratix® II

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.