Mô tả
Khi sử dụng tùy chọn PLL ngoài trong altlvds siêu chức năng trong thiết bị Stratix® III, bạn có thể sử dụng thiết lập PLL trái/phải làm PLL thông thường và kết nối PLL với siêu chức năng altlvds.
Chi tiết về cài đặt PLL như sau:
- Cài đặt tham số:
- Chọn loại PLL trái/phải
- Chọn đường dẫn phản hồi bên trong PLL trong chế độ khôi phục đồng bộ nguồn
- Clk0: Đồng hồ nối tiếp tốc độ cao được kết nối với rx_inclock hoặc tx_inclock của siêu chức năng altlvds
- Tần số đầu ra: Tốc độ dữ liệu
- Chuyển pha: -180 độ
- Chu kỳ thuế: 50%
- Clk1: Tín hiệu cho phép tải được kết nối với rx_enable mềm hoặc tx_enable cổng đầu vào của siêu chức năng altlvds
- Tần số đầu ra: Hệ số tốc độ dữ liệu/deserialization
- Chuyển đổi pha: [(yếu tố deserialization – 2)/yếu tố deserialization] * 360 độ
- Chu kỳ nhiệm vụ: (100/yếu tố khử siêu phân luồng)%
- Clk2: Đồng hồ hóa thanh ghi đồng bộ hóa
- Tần số đầu ra: Hệ số tốc độ dữ liệu/deserialization
- Chuyển đổi pha: (-180/yếu tố khử siêu phân hóa) độ
- Chu kỳ thuế: 50%
- Nếu sử dụng căn chỉnh pha động (DPA) cho máy thu:
- Tham khảo Bảng mạch DPA và Hành vi tín rx_dpa_locked hành vi của Stratix III ( PDF)
- Đối với phần mềm Quartus® II 8.0 trở lên, chọn đồng hồ DPA trên siêu chức năng altpll. Kiểm tra "Sử dụng các cài đặt đồng hồ này cho đồng hồ DPA" trong tab cài đặt "Đồng hồ đầu ra". Cài đặt này nên được áp dụng trên đồng hồ đầu ra được sử dụng làm đồng hồ nối tiếp tốc độ cao (nhanh). (Xem ghi chú 1)
- Phần mềm Quartus II 7.2 SP3 và cũ hơn không có hộp đánh dấu "Sử dụng các cài đặt đồng hồ này cho đồng hồ DPA" trong siêu chức năng altpll. Đặt các mục sau trong tệp đóng gói được tạo cho siêu chức năng altpll:
dpa_multiply_by và dpa_divide_by = hệ số nhân/phân chia giống như Clk0 (nghĩa là tần số đồng hồ DPA giống với tốc độ dữ liệu). - Mở tệp VHDL hoặc Verilog của siêu chức năng altpll.
Ví dụ: khi bạn đang sử dụng Verilog HDL, hãy thêm 2 dòng sau trong phần defparam. (Giá trị phụ thuộc vào cài đặt altpll / altlvds)
altpll_component.dpa_multiply_by = ,
altpll_component.dpa_divide_by = , - Cài đặt này hoạt động cho tất cả các yếu tố deserialization và tốc độ dữ liệu có sẵn trên siêu chức năng altlvds.
- Độ trễ từ đầu vào dữ liệu và đầu ra LVDS có thể khác nhau giữa altlvds sử dụng PLL bên ngoài và altlvd với PLL bên trong.
Lưu ý 1: Nếu bạn không sử dụng cài đặt này, cảnh báo phù hợp sau đây có thể xảy ra: Xung giờ DPA của nguyên tử thu SERDES "rx_0" được điều khiển bởi PLL "PLL_NAME" với các tham số dpa_multiply_by và dpa_divide_by không xác định.
Lỗi bộ chỉnh sau cũng có thể xảy ra:
Lỗi: Đồng hồ lvds và tần số đồng hồ DPA của nguyên tử thu SERDES "rx_0" phải như nhau