ID bài viết: 000080254 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 23/11/2011

Thông báo cảnh báo liên quan đến thời gian cho Bộ điều khiển DDR2 và DDR3 SDRAM với UniPHY khi chia sẻ PLLs trên Stratix V

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Sự cố quan trọng

Mô tả

Khi tạo tức thì một thiết kế trong chế độ thụ động PLL/DLL trên Stratix Thiết bị V, Bộ phân tích Thời gian TimeQuest có thể hiển thị thông báo cảnh báo tương tự như sau:

Warning: Ignored filter at slave_report_timing_core.tcl(176): slave_inst0|controller_phy_inst|memphy_top_inst|umemphy|uio_pads| dq_ddio[1].ubidir_dq_dqs|altdq_dqs2_inst|thechain|clkin could not be matched with a keeper or register or port or pin or cell or net Warning: Command get_path failed
Độ phân giải

Vấn đề này không có giải pháp khắc phục. Các tin nhắn cảnh báo có thể là bị bỏ qua một cách an toàn; tuy nhiên, không dựa vào độ chính xác của kết quả phân tích thời gian.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix® V

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.