Lỗi VHDL "Lỗi: Mã định danh chính thức không xác định pll_slf_rst" và lỗi Verilog "Lỗi: Công nghệ phân mảnh chưa được giải quyết tham chiếu đến pll_slf_rst" được tạo ra khi mô phỏng thiết kế cập nhật ACDS 13.1 3

Sau khi cài đặt phiên Altera® hoàn chỉnh của Bộ thiết kế Cập nhật 13.1 3, bạn có thể thấy thông báo lỗi khi mô phỏng thiết kế nhắm Arria® V, Cyclone® V, hoặc Stratix® V với các Altera IP PLL với phần mềm Mentor Graphics® ModelSim-Altera®. Các thông báo lỗi cho người dùng VHDL là:

Thông báo lỗi cho người dùng Verilog là:

Vấn đề này đã được khắc phục trong bản phát hành phần mềm Quartus® II phiên bản 14.0.

Để loại bỏ lỗi trong bản phát hành phần mềm Quartus II cập nhật phiên bản 13.1 3, biên dịch các tệp sau thành một bản địa phương thư mục thư viện, và ánh xạ các thư viện altera_lnsim vàltera_lnsim_ver tới thư mục thư viện cục bộ:

• quartus\eda\sim_lib\altera_lnsim.sv
• quartus\eda\sim_lib\altera_lnsim_components.vhd (VHDL chỉ)