ID bài viết: 000080183 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 23/12/2014

Làm cách nào để đảm bảo độ nghiêng thấp giữa hai chân tạo nên đầu ra LVDS mô phỏng trên các MAX V?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

MAX® V hỗ trợ đầu ra LVDS mô phỏng bằng cách sử dụng LVDS_E_3R chuẩn I/O.  Nếu tiêu LVDS_E_3R chuẩn I/O được áp dụng cho một đầu ra, phần mềm Quartus® II sẽ suy ra một đầu ra ngược để tạo nên cặp vi phân.  Cặp vi phân được suy luận sẽ không bị hạn chế về định tuyến và có thể có sự nghiêng rất cao giữa hai chân đầu ra.

Độ phân giải

Để đảm bảo rằng phần mềm Quartus II sử dụng định tuyến nghiêng thấp giữa hai phần của cặp vi phân, đầu ra phải là đầu ra từ một maxv_io WYSIWYG.

Siêu chức năng ALTLVDS_TX bao gồm maxv_io WYSIWYG nên mọi đầu ra từ một ALTLVDS_TX siêu chức năng sẽ tự động sử dụng định tuyến chính xác.

Tệp maxv_io được chứa trong các thư viện thiết bị như sau:
Verilog: < qua thư mục cài đặt>/eda/sim_lib/maxv_atoms.v
VHDL: thư mục < tứ cài đặt>/eda/sim_lib/maxv_components.vhd

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

CPLD MAX® V

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.