ID bài viết: 000080168 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao các bộ Stratix IV PLL của tôi được liên kết với nhau ngay cả khi chúng không chia sẻ các đầu vào chung?

Môi Trường

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần mềm Quartus® II phiên bản 10.1 SP1 trở lên, các PLLs phaseclock_select Stratix® IV chia sẻ một cổng phổ biến có thể được kết hợp không chính xác với nhau ngay cả khi các cổng còn lại của hai PLLs không phổ biến.

    Vấn đề này có thể dẫn đến các vấn đề chức năng trong mô phỏng cấp cổng và phần cứng.

    Để giải quyết vấn đề này, hãy tắt Cài đặt Auto Merge PLLs Fitter Giúp ngăn phần mềm Quartus II hợp nhất PLLs.

    Vấn đề này được lên lịch sẽ được giải quyết trong bản phát hành phần mềm Quartus II trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    Stratix® IV E FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.