ID bài viết: 000080153 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 09/03/2015

Làm thế nào để đóng thời gian xử lý các vi phạm giữ và thiết lập cạnh tranh Intel® Arria® 10 FPGAs?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Trong Intel® Arria® 10, bộ chỉnh phần mềm Quartus® II tự động đóng gói thanh ghi vào Mô-đun Logic Thích ứng (ALM) để tối ưu hóa khu vực. Nếu một thanh ghi quan trọng được đóng gói trong CÙNG ALM với LUT lái xe, bộ định tuyến sẽ thêm dây trước LUT để tránh giữ các vi phạm thời gian. Điều này có thể ảnh hưởng tiêu cực đến một thiết lập đường dẫn quan trọng trải qua cùng một LUT, gây khó khăn trong việc sửa chữa cả thiết lập và giữ các vi phạm thời gian xung quanh cấu trúc này.

    Độ phân giải

    Tệp Cài đặt Quartus mới (. QSF) nhiệm vụ có sẵn để ngăn chặn việc đóng gói tự động của thanh ghi và LUT lái xe của nó vào cùng một ALM. Điều này cho phép bộ định tuyến thêm dây giữ sửa chữa cần thiết trực tiếp trước thanh ghi và không ảnh hưởng tiêu cực đến thiết lập đường dẫn quan trọng thông qua CHÍNH LUT.

    Để ngăn chặn việc đóng gói thanh ghi/LUT, hãy sử dụng các bài tập sau:

    set_instance_assignment -name QII_AUTO_PACKED_REGISTERS TẮT -sang <inst_name>

    Tác vụ này có sẵn trong phần mềm Quartus II phiên bản 14.0 Intel Arria phiên bản 10 FPGA phiên bản mới hơn. Các bản phát hành trong tương lai của phần mềm Quartus II được lên lịch để tự động xử lý vấn đề này.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 SX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.