ID bài viết: 000080126 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 02/04/2014

Tại sao IP cứng Stratix® V cho PCI Express trong cấu hình Gen3 của tôi không thể liên kết đến L0 sau khi chuyển đổi chân PERST trong mô phỏng?

Môi Trường

  • PCI Express*
  • Mô phỏng
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khi mô phỏng IP cứng Stratix® V và Arria® V GZ cho PCI Express® làm Điểm cuối, IP cứng PCIe có thể bị kẹt ở Tốc độ. Phục hồi nếu IP cứng được đặt lại sau khi liên kết với Gen3 L0. Đây là một vấn đề đã biết trong mô hình mô phỏng và không ảnh hưởng đến phần cứng.

    Độ phân giải

    Sự cố sẽ được khắc phục trong bản phát hành phần mềm Quartus® II trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Arria® V GZ
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V GX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.