ID bài viết: 000079959 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 06/02/2014

Lỗi (15629): Nguyên tử "lược ~ 6" phụ thuộc vào các cổng đầu vào không được kết nối

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
    IP FPGA Intel® Cấu hình lại PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể thấy lỗi khi khởi tạo IP Cấu hình lại PLL Altera® và cho phép tổng hợp vật lý trong phần mềm Quartus® II.

Độ phân giải

Sửa đổi tệp altera_pll_reconfig_core.v như hình dưới đây:

  1. Tìm định nghĩa mô-đun generic_lcell_comb
  2. Thêm (* altera_attribute = "-name ADV_NETLIST_OPT_ALLOWED \"NEVER ALLOW\"" *) trước từ khóa mô-đun .

Sự cố này được khắc phục trong phiên bản Phần mềm Quartus® 13.1.

Bài viết liên quan

Các sản phẩm liên quan

Bài viết này áp dụng cho 14 sản phẩm

FPGA SoC Cyclone® V SE
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT
FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Cyclone® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA SoC Cyclone® V ST

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.