Sự cố quan trọng
Mô tả
Nếu bạn tạo mô hình Verilog HDL cho biến thể lõi CPRI IP có tốc độ dữ liệu 4,915 Gbps, 6,144 Gbps hoặc 9,8 Gbps và nhắm mục Arria V GZ, Arria V GT hoặc Stratix V, Verilog Mô hình HDL không thể mô phỏng chức năng HDLC với phần trình diễn bàn kiểm tra. Lõi IP làm giảm một số dữ liệu HDLC.
Độ phân giải
Vấn đề này không có giải pháp khắc phục. Tạo và mô phỏng VHDL model thay vì mẫu Verilog HDL cho các biến thể lõi CPRI IP này, nếu bạn muốn mô phỏng chức năng HDLC.
Vấn đề này sẽ được khắc phục trong phiên bản tương lai của CPRI MegaCore Chức năng.