ID bài viết: 000079826 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao các chân mem_dm hạn chế trong thiết kế UniPHY Stratix III DDR2 của tôi trong 11.1?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Stratix® III DDR2 UniPHY sử dụng các mô hình thời gian vĩ mô cho các chân DQ và DM, do đó không cần phải ràng buộc độ trễ đầu ra cho các chân đó. Vì các chân này không bị hạn chế, nên cắt các đường dẫn dẫn đến các đầu ra này trong tệp SDC. Megawizard tự động thêm các bài tập đường dẫn cắt trong SDC cho các chân DQ nhưng không thêm chúng vào các chân DM dẫn đến thông báo đường dẫn không bị hạn chế. 
    Độ phân giải Nếu bạn không muốn các chân DM hiển thị không bị hạn chế, bạn có thể thêm đường dẫn cắt vào tệp SDC giống như các chân DQ. Cho dù bạn làm điều này hay không cũng không ảnh hưởng đến việc triển khai thiết kế thực tế.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® III

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.