ID bài viết: 000079782 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tôi đã biên dịch thiết kế của mình và nó đã hoạt động trong phòng thí nghiệm. Ive đã biên dịch lại cùng một RTL trong cùng phiên bản phần mềm Quartus® II và nó không hoạt động. Điều gì có thể sai?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Kiểm tra các khu vực gặp sự cố phổ biến sau đây có thể ảnh hưởng đến một thiết kế có thể bị ảnh hưởng bởi những thay đổi bên lề:

 

  1. Độ tương tự:

·         Nguồn điện & mặt đất không nằm trong thông số kỹ thuật

·         Không đủ dung lượng tách ra

·         Tiếng ồn / Tính toàn vẹn tín hiệu

 

  1. Hạn chế thời gian

·         Hạn chế chưa đầy đủ

·         Hạn chế không chính xác

·         Hạn chế ngoại lệ thời gian kém

 

  1. Xử lý không đúng cách các giao diện không đồng bộ

·         Sử dụng Trợ thủ thiết kế để xác minh thiết kế của bạn – Bạn có thể tìm thông tin hữu ích để giúp giải quyết các vấn đề

·         Đặt lại cấu trúc

·         Truyền tên miền đồng hồ không đồng bộ

·         Tín hiệu không đồng bộ

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® III

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.