ID bài viết: 000079768 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 20/02/2014

Tắt SDRAM ECC trong Preloader

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Sự cố quan trọng

Mô tả

Qsys không thể tạo ra một giao diện DDR trong thành phần HPS với bật ECC. Nếu bạn cố gắng chỉ định một giao diện như vậy, kết quả là một giao diện không có ECC. Tùy thuộc vào độ rộng giao diện được chỉ định, độ rộng giao diện kết quả như sau:

Độ rộng đã chỉ địnhChiều rộng kết quả
2416
4032
Độ phân giải

Nâng cấp lên Bộ Altera thiết kế hoàn chỉnh v13.0 SP1 trở lên.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Cyclone® V và FPGA SoC

1

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.