Mô tả
IP cứng Stratix IV® của PCI Express® trong VHDL có sự không nhất quán từ đối tác HDL Verilog. Sự không nhất quán này có thể gây ra lỗi trong thiết kế PCIe cho một số địa chỉ trên giao diện TX.
Độ phân giải
Trong altpcierd_write_dma_requester_128.vhd ở dòng 1036 thay đổi:
tx_desc_addr <= tx_desc_addr_pipe;
Để
tx_desc_addr <= tx_desc_addr tx_length_byte_32ext;