ID bài viết: 000079679 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 17/10/2011

Bộ dựng SOPC không thể nhận dạng các tệp Verilog hệ thống cho bộ điều khiển bộ nhớ dựa trên UNiPHY

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Sự cố quan trọng

Mô tả

Đối với tất cả các bộ điều khiển bộ nhớ dựa trên UniPHY và Bộ tạo lưu lượng, Bộ dựng SOPC không thể nhận dạng các tệp Verilog hệ thống. Do đó, Các tệp Verilog hệ thống không được tự động biên dịch trong ModelSim Mô phỏng.

Độ phân giải

Biên dịch thủ công tất cả các tệp Verilog hệ thống trong ModelSim trước đây sử dụng luồng mô phỏng.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

Thiết bị có thể lập trình Intel®

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.