Do sự cố trong phần mềm Quartus® II phiên bản 12.1 trở lên, bạn có thể thấy lỗi này trong các thiết bị Cyclone® V khi sử dụng ALTLVDS_RX Intel FPGA IP ở chế độ vòng lặp khóa pha (PLL) ngoài.
Lỗi: Nút Khối IR FIFO USERDES 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2' không được kết nối đúng cách trên cổng 'WRITECLK'. Nó phải được kết nối với một trong các cổng hợp lệ được liệt kê bên dưới. Thông tin: Có thể kết nối với cổng LOADEN của arriav_pll_lvds_output WYSIWYGInfo: Có thể kết nối với cổng OUTCLK của generic_pll WYSIWYGInfo: Có thể kết nối với cổng LVDSCLK của cyclonev_pll_lvds_output WYSIWYGInfo: Có thể được kết nối với cổng OUTCLK của arriav_clkena WYSIWYG
Để giải quyết vấn đề này, phải chèn bộ đệm LVDS giữa PLL bên ngoài và phiên bản ALTLVDS trên rx_inclock cổng rx_enable mềm.
Tham khảo giải pháp liên quan trong phần Bài viết liên quan để tìm hiểu cách thêm bộ đệm LVDS trung gian giữa PLL ngoài và ALTLVDS Intel FPGA IP.