ID bài viết: 000079654 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 17/10/2013

Tại sao đôi khi xảy ra sự chậm trễ khi truy cập bộ nhớ DDR3?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Trong phần mềm Quartus® II phiên bản 12.1, khi cấu hình IP UniPHY DDR3 dành cho một giao diện cấp bậc duy nhất và đáp ứng các yêu cầu này, tính năng theo dõi DQS được kích hoạt:

    Intel® Stratix® V, Arria® V GZ.   Tần số đồng hồ bộ >= 750MHz

    Arria® V (GX, GT, SX, ST): Tần số > bộ nhớ = 534 MHz.  Đối với một thiết bị cấp tốc độ -5 khi tần số đồng hồ bộ nhớ >= 450MHz.

     

    Trong quá trình theo dõi DQS, ứng dụng của người dùng sẽ thấy sự chậm trễ trong việc lấy quyền truy cập bộ nhớ DDR3.

    Có hai loại độ trễ khác nhau:

    1) Mẫu theo dõi DQS xảy ra sau mỗi chu kỳ làm mới bộ nhớ và là lần đọc bộ nhớ. Đối với giao diện tỷ lệ phần tư, giao diện này thường mất khoảng 800ns.
    2) Cập nhật theo dõi DQS: Sau khi đã thu được đủ mẫu theo dõi DQS, việc cập nhật cài đặt độ trễ I/O đường dẫn dữ liệu DDR3 xảy ra, dẫn đến độ trễ lâu hơn. Các bản cập nhật theo dõi DQS mất ít nhất 4us và tăng với số lượng nhóm DQS trên giao diện.

    Nếu những sự chậm trễ này không ảnh hưởng đến ứng dụng của bạn, bạn không cần phải thay đổi bất cứ điều gì.
    Nếu những sự chậm trễ này ảnh hưởng đến ứng dụng của bạn, bạn có thể sử dụng giải pháp bên dưới.

    Độ phân giải

    1) Chỉnh sửa tệp IP DDR3 cấp cao nhất trong phần // Thông tin truy xuất: phần tham số và đặt hai tham số này như minh họa dưới đây:-

    tên chung="FORCE_DQS_TRACKING" value="DISABLED"
    tên chung="ENABLE_EXTRA_REPORTING" value="true" (Chỉ thay đổi tham số này nếu IP được tạo trong Quartus® II 12.1.  Nếu được tạo trong phần mềm Quartus® II phiên bản 12.1SP1 trở lên, thời gian đăng tin được báo cáo theo mặc định)

    2) Hồi quy IP.

    3) Biên dịch dự án.

    4) Quan sát DDR Báo cáo nhiệm vụ thời gian.

    Có các biên thời gian bổ sung được hiển thị, bao gồm thời gian gửi sau. Theo dõi DQS chỉ ảnh hưởng đến thời gian gửi sau.

    Nếu thời gian gửi sau có lợi nhuận dương trong tất cả các trường hợp mô hình thời gian Timequest (chậm và nhanh ở giới hạn nhiệt độ), bạn có thể sử dụng mã IP được tạo có tắt theo dõi DQS trong dự án của bạn.

    Nếu bất kỳ biên thời gian DDR báo cáo TimeQuest nào khác hiển thị biên âm, đây là một vấn đề khác để giải quyết.

    Nếu thời gian gửi sau cho thấy biên âm, vui lòng liên hệ với các nhà cung cấp Altera.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 9 sản phẩm

    FPGA Arria® V GT
    FPGA SoC Arria® V SX
    FPGA SoC Arria® V ST
    FPGA Stratix® V GX
    FPGA Arria® V GZ
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V E
    FPGA Arria® V GX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.