ID bài viết: 000079599 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 21/10/2011

Tạo tức thì PHYmlat độ trễ thấp x-1 với PCS 10GB và nhiều hơn sáu kênh không thành công cho Stratix V

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Nếu bạn cố gắng tạo tức thì PHYmfunction ĐỘ TRỄ THẤP x-1 sử dụng máy tính 10GB và nhiều hơn sáu kênh, không thể phù hợp vì PLL không thể ổ đĩa nhiều hơn sáu kênh. Fitter tạo ra các tin nhắn tương tự như sau:

    Error: Could not place ATX PLL hsl2_rev1:inst24|altera_xcvr_low_latency_phy:h sl2_rev1_inst|alt_pma:alt_pma_inst|alt_pma_sv: alt_pma_sv_inst|altera_xcvr_10g_custom:altera_ xcvr_10g_custom_inst|pll[0].tx_pll~LC_PLL.

    Độ phân giải

    Tạo tức thì thiết kế x-1 cho một kênh, sau đó lặp lại sự tức thì để đáp ứng số lượng kênh bạn yêu cầu.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® V

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.