ID bài viết: 000079554 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Bộ điều khiển Stratix V QDRII/SDRAM ở tốc độ đầy đủ có vấn đề về thời gian đóng?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Có thể, bạn có thể gặp phải các hành vi vi phạm thời gian đóng hộp với Stratix® V QDRII/ ở mức tối đa. Vấn đề này sẽ được khắc phục trong phần mềm và phiên bản IP Quartus® II trong tương lai.
    Độ phân giải

    Để giải quyết vấn đề này, trong tệp SDC xác định vị trí các dòng này:

    nếu {} {

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0,200

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0,100

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0,160

    }

    và thay đổi chúng thành

    nếu {} {

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0,400

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0,150

    set_clock_uncertainty -to [get_clocks _*] -add -hold 0.225

     

    set_clock_uncertainty -to [get_clocks _*] -add -setup 0.200

    }

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Stratix® V GX
    FPGA Stratix® V E
    FPGA Stratix® V GT
    FPGA Stratix® V GS

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.