Mô tả
Điều này có liên quan đến sự khác biệt độ trễ sẵn sàng giữa hai mô-đun. Các Megacore® của Bộ video (VIP) có Độ trễ sẵn sàng = 1. Độ trễ sẵn sàng mặc định của SC FIFO = 0. Qsys gắn cờ sự không tương thích này với lỗi khi cố gắng tạo hệ thống. Bắt đầu từ phần mềm Quartus® II phiên bản 13.0 Qsys sẽ tự động chèn các bộ điều hợp để chứa nhiều khả năng không tương thích, nhưng trong trường hợp Bộ VIP, các bộ điều hợp này không được chèn có chủ ý.
Độ phân giải
Độ trễ sẵn sàng của SC FIFO sẽ cần phải được thay đổi thành "1" để phù hợp với bộ VIP. Bạn sẽ cần chỉnh sửa tệp altera_avalon_sc_fifo_hw.tcl được tìm thấy trong thư viện phần mềm Quartus II của bạn. Đường dẫn đến tệp này là đường dẫn cài đặt < tứ>//ip/altera/sopc_builder_ip/altera_avalon_sc_fifo/. Trong tệp altera_avalon_sc_fifo_hw.tcl này thay đổi các giá trị "readyLatency" thích hợp thành "1". Tùy thuộc vào thiết kế của bạn, điều này có thể bao gồm việc thay đổi độ trễ sẵn sàng của giao diện chậu Avalon-ST, giao diện nguồn và/hoặc các giao almost_full và almost_empty cứng.