ID bài viết: 000079313 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/05/2013

Tại sao tín hiệu afi_half_clk bị hạn chế trong bộ điều khiển bộ nhớ dựa trên UniPHY của tôi?

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do có vấn đề trong phần mềm Quartus® II phiên bản 12.1 trở lên, bộ điều khiển bộ nhớ dựa trên UniPHY thiếu các ràng buộc của SDC để hạn chế chính xác đồng hồ afi_half_clk dẫn đến phân tích thời gian không chính xác cho tên miền đồng hồ afi_half_clk.

 

 

Độ phân giải

Nếu thiết kế không sử dụng tín hiệu afi_half_clk, không cần thực hiện thay đổi nào.

Nếu thiết kế sử dụng tín afi_half_clk của bạn, hãy thêm một tác vụ create_generated_clock tập tin afi_half_clock vào tệp SDC cấp cao nhất.

 

Nếu không có tệp SDC cấp cao nhất, hãy tạo một tệp và thêm nó vào danh sách tệp dự án.

Sự cố này đã được khắc phục Intel® Quartus® phần mềm Prime phiên bản 13.1

Các sản phẩm liên quan

Bài viết này áp dụng cho 12 sản phẩm

FPGA SoC Cyclone® V SE
FPGA Cyclone® V GT
FPGA Cyclone® V GX
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GT
FPGA Stratix® IV GX
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA Stratix® IV GT

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.