ID bài viết: 000079283 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 01/01/2015

Làm cách nào để tín hiệu HPS SPI Master SS ở mức thấp trong toàn bộ thời gian giao dịch?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Một số SPI Thụ động có thể yêu cầu SPI Master giữ dòng SS thấp trong toàn bộ thời gian giao dịch SPI. HPS SPI Master có thể được cấu hình để hoạt động theo cách đó với giải pháp bên dưới.

    Độ phân giải

    Với tham chiếu đến bản đồ địa chỉ HPS trong http://www.altera.com/literature/hb/cyclone-v/hps.html, đặt spim0->ctrlr0->scph [bit 6] thành 1.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 5 sản phẩm

    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V SX
    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V ST

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.