ID bài viết: 000079262 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 14/05/2014

Tại sao Bộ Stratix phát triển hệ thống nâng cao Stratix V không liên kết lên đến L0?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả Do lỗi trong tệp .pin và Tệp cài đặt Quartus® II (.qsf) được cung cấp, nên đồng hồ tham chiếu PCI Express® không được chỉ định vào các chân chính xác. Lỗi này ngăn liên kết đến L0 và liệt kê thiết bị.
Độ phân giải Vui lòng thay đổi tác vụ của chân refclk sang AK38/AK39 thay vì AH39/AH40 không chính xác. Sau đó, thiết bị sẽ liên kết lên đến L0 và sẽ liệt tả chính xác.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix® V GX

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.