Do có vấn đề trong phần mềm Quartus® II phiên bản 12.1 trở lên, bạn có thể thấy lỗi này trong các thiết bị Arria® V khi sử dụng ALTLVDS_TX Intel® FPGA IP ở chế độ PLL ngoài.
Lỗi: Nút khối SERDES DPA 'lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|arriav_serdes_dpa1' không được kết nối đúng cách trên cổng 'TXFCLK'. Nó phải được kết nối với một trong các cổng hợp lệ được liệt kê bên dưới. Thông tin: Có thể kết nối với cổng LVDSCLK của arriav_pll_lvds_output WYSIWYGInfo: Có thể kết nối với cổng OUTCLK của generic_pll WYSIWYG
Để giải quyết vấn đề này, cần chèn bộ đệm LVDS giữa PLL bên ngoài và phiên bản ALTLVDS trên tx_inclock cổng tx_enable mềm.
Tham khảo một giải pháp liên quan trong phần Bài viết liên quan để tìm hiểu cách bạn có thể thêm bộ đệm LVDS trung gian giữa PLL ngoài và ALTLVDS Intel FPGA IP.