ID bài viết: 000079214 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 23/11/2011

Stratix điều khiển V QDR II và QDR II SRAM với Bộ điều khiển UniPHY và RLDRAM II với giao diện bộ nhớ UniPHY có thể có lỗi thời gian ghi

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • Bộ xử lý Intel® Nios® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Giao diện bộ nhớ nhắm mục tiêu Stratix V có thể triển lãm ghi lỗi thiết lập hoặc ghi giữ thời gian.

    Độ phân giải

    Giải pháp khắc phục các giao diện chạy ở tốc độ 400MHz hoặc chậm hơn để kích hoạt trình tự dựa Nios II suất cao thay vì bộ tuần tự dựa trên RTL.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® V

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.