ID bài viết: 000079201 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 09/12/2014

Tại sao tôi thấy drv_status_fail bit giả định khi tôi mô phỏng thiết kế mẫu LPDDR2 ở chế độ Bỏ qua hiệu chỉnh?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả Bạn có thể thấy drv_status_fail tín hiệu hiển thị cao khi bạn mô phỏng thiết kế mẫu LPDDR2 ở chế độ Bỏ qua hiệu chỉnh. Bộ điều khiển LPDDR2 yêu cầu điều chỉnh cửa sổ DQS, chỉ được cung cấp ở các chế độ Hiệu chỉnh Nhanh và Hiệu chỉnh Đầy đủ.
Độ phân giải

Cách khắc phục là bật Điều chỉnh nhanh hoặc Chế độ Hiệu chỉnh Đầy đủ khi bạn tạo IP.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Cyclone® V E

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.