Khi mô phỏng IP cứng Altera® cho PCI Express® làm điểm cuối với BFM của bên thứ ba, lỗi mô phỏng có thể được báo cáo trong thời gian giữa việc gửi EIOS và vào Chế độ chờ Điện.
Một ví dụ về lỗi Denali BFM cho trường hợp này được hiển thị bên dưới:
*Denali* Lỗi: @42853200 ps:: Phát hiện[cfg_0_0] (TX) [] PL_TTX_IDLE_SET_TO_IDLE [PCISIG]. [port_0]. TX: Máy phát vượt quá TTX-IDLE-SET-TO-IDLE (20 Gen1-UI).
Vấn đề này chỉ ảnh hưởng đến mô phỏng và không ảnh hưởng đến phần cứng.
Nguyên nhân chính là do không chính xác thời gian tương tự PMA mô hình mô phỏng transciever.
Thay đổi tệp altera_xcvr_fpll_a10.sv để thêm thời gian như minh họa dưới đây:
ifdef ALTERA_RESERVED_QIS_ES
.pipe12_elec_idle_delay_val(3\'b100),
endif
3. Lưu và biên dịch lại mô phỏng của bạn