ID bài viết: 000079123 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 05/05/2015

Làm thế nào để đối phó với thời gian giao diện của EMAC RGMII trên HPS một phần của Thiết bị SoC?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả Trong Cyclone® V hoặc SoC Arria® V FPGA, tham số thời gian truyền RGMII Td (TX_CLK đến độ trễ dữ liệu đầu ra TXD/TX_CTL) được chỉ định là -0,85 đến 0,15 ns, vượt quá thông số kỹ thuật của tiêu chuẩn ngành. Trong đặc điểm kỹ thuật Gigabit Media Independent Interface giảm (phiên bản 2.0), TskewT (nghiêng dữ liệu sang đầu ra đồng hồ) với cùng định nghĩa cho Td được định nghĩa là -500ps đến 500ps. Vi phạm thời gian này sẽ dẫn đến vấn đề kết nối giữa giao diện HPS EMAC RGMII và PHY của một số nhà cung cấp.
 
Độ phân giải Chúng tôi khuyên bạn nên chọn PHY với khả năng điều chỉnh thời gian đầu vào của nó. Ví dụ, chọn PHY nối tiếp RTL8212 của Realtek\, nó cung cấp các chân TXDLY / RXDLY để điều chỉnh độ trễ đồng hồ đầu vào / đầu ra của nó; chọn PHY nối tiếp KSZ9021 của Micrel\, nó cung cấp thanh ghi RGMII Pad Skew để điều chỉnh xiên tín hiệu\' trong bước 0,12ns. Cả hai điều đó có nghĩa là thêm độ trễ bổ sung cho tín hiệu để bù lại lỗi đầu ra, có thể loại bỏ lỗi thời gian trong bo mạch khách hàng.
 
Để chọn những PHYs đó mà không có khả năng điều chỉnh thời gian, logic keo bổ sung nên được áp dụng cho giao diện RGMII, định tuyến tín hiệu HPS EMAC RGMII bên ngoài sang phía FPGA hoặc nối HPS EMAC GMII trong nội bộ FPGA.

Các sản phẩm liên quan

Bài viết này áp dụng cho 5 sản phẩm

Arria® V ST SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SX SoC FPGA
Arria® V SX SoC FPGA

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.