ID bài viết: 000079080 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 17/10/2011

Quá trình biên dịch có thể dẫn Stratix lỗi mô phỏng V EDA

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Nếu bạn cố gắng biên dịch một thiết kế nhắm mục tiêu đến một Stratix Thiết bị V, việc biên dịch có thể thất bại với các lỗi sau:

    Error: Unable to generate the EDA simulation netlist files because the Quartus II software does not currently support gate-level simulation for the Stratix V devices.

    Độ phân giải

    Trước khi bạn bắt đầu biên dịch, hãy tắt trình ghi netlist bằng cách thực hiện các bước sau:

    1. Trên menu Bài tập, nhấp vào Cài đặt.
    2. Trong danh sách Danh mục, chọn Mô phỏng theo EDA Cài đặt công cụ.
    3. Trong hộp Tên Công cụ, chọn .

    Để thực hiện mô phỏng RTL liên kết gốc, sau khi biên dịch đã hoàn thành, chọn công cụ EDA của bạn trong tên Công cụ hộp thoại Cài đặt EDA ..

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® V

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.