ID bài viết: 000079038 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 17/11/2011

Không thể cấu hình Hộp kiểm Tối ưu hóa Tài nguyên DSP trong Trình chỉnh sửa Tham số FFT cho Stratix V

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • Chuyển đổi
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Trong Bộ điều khiển QDR II và QDR II SRAM với nhắm mục tiêu UniPHY Arria V hoặc Cyclone V, với độ trễ đọc không bằng 2, không sử dụng đồng hồ mem_cq_n miễn phí để chụp, do đó chân không được sử dụng.

    Trong trường hợp độ trễ đọc bằng 2, mem_cq_n hãy phục vụ khi đồng hồ chụp và mem_cq không được sử dụng.

    Vấn đề này ảnh hưởng đến việc nhắm mục tiêu Bộ điều khiển QDR II và QDR II SRAM Arria V và Cyclone V, khi độ trễ đọc không bằng 2.

    Độ phân giải

    Bạn có thể bật tùy chọn này theo cách thủ công bằng cách thay đổi thông tin đã tạo tập tin biến thể theo cách thủ công DSP ARCH g => 0, từ , đến DSP ARCH g => 1.

    Trạng thái giải pháp

    Vấn đề này sẽ được khắc phục trong bản phát hành trong tương lai của FFT MegaCore Chức năng.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® V

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.