ID bài viết: 000078961 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 25/04/2014

DcLK và chân DỮ LIỆU nên được kết nối như thế nào khi sử dụng HPS để định cấu hình cấu hình FPGA trong Arria V hoặc Cyclone V SoC?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khi định cấu hình Arria® V SoC hoặc Cyclone® V SoC thông qua HPS, các chân dữ liệu cấu hình có thể được không kết nối. Không nên để chân DCLK không được kết nối và nên kết nối với VCCPGM hoặc GND với giả định chân này không được sử dụng để khởi tạo thiết bị.

    Độ phân giải

     

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 5 sản phẩm

    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.