Nếu bạn có hai PLLs gọi là PLL1 và PLL2 và một nguồn đồng hồ chạy miễn phí từ chân có tên sysclk.
Nếu PLL1 sử dụng sysclk để dẫn xuất tín hiệu reconfig_clk 50MHz và pll1_locked tín hiệu sau khi reconfig_clk ổn định.
Nếu PLL2 sử dụng sysclk để tạo ra fixedclk 125MHz và hiển thị pll2_locked tín hiệu sau khi fixedclk là hợp lệ.
Đối với lõi PCIe, khối định cấu hình lại phải được giữ lại cho đến khi cả hai đồng hồ này được ổn định. Do đó, thông offset_cancellation_reset đầu vào của nó phải được đặt cho đến khi cả pll1_locked và pll2_locked được hiển thị. Do đó, offset_cancellation đảo là sự đảo ngược của pll1_locked và pll2_locked.
Trong Verilog, logic sẽ trông tương tự như sau:
gán offset_cancellation_reset = ! (pll1_locked & pll2_locked);
Khi hết thời gian cài đặt lại, nó sẽ bắt đầu cài offset_cancellation xử lý để thiết lập RX bên bộ thu phát và hiển thị cờ "BUSY". Khi quá trình này được hoàn tất, bộ điều khiển khối cấu hình lại sẽ hủy bỏ cờ BUSY.