ID bài viết: 000078899 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/03/2016

Tại sao tôi thấy lỗi khi truy cập IP FPGA trên thiết kế SoC Arria 10 của tôi?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Trong bộ tải khởi động Arria® 10 U-Bootloader trong SoC EDS phiên bản 15.1.2 và cũ hơn, có một thời gian chờ NOC được bật sai do chức năng reset_assert_all_bridges. Có thể đạt đến thời gian chờ này nếu IP trong FPGA phản hồi chậm, dẫn đến lỗi truy cập.

Độ phân giải

Sự cố này được lên lịch sẽ được khắc phục trong bản phát hành EDS SOC tiếp theo. Có một bản vá có sẵn để giải quyết vấn đề này với các bản phát hành trước đây ở đây: https://github.com/altera-opensource/u-boot-socfpga

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA SoC Intel® Arria® 10 SX

1

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.