ID bài viết: 000078791 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Tại sao tôi nhận được tin nhắn "Cảnh báo: Bù giờ của PLL pll_inst|altpll:altpll_component|pll đã được đặt thành extclk1" khi sử dụng chế độ phản hồi bên ngoài và phần thưởng của tôi được thiết lập cho extclk0?

Môi Trường

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Bạn có thể nhận được cảnh báo trong phần mềm Quartus® II phiên bản 3.0 trong các điều kiện sau:

    1. Chế độ phản hồi ngoài được chọn và các cổng xung giờ bên trong (C0-C5) không được kết nối.
    2. Extclk1 có nhiều quạt hơn cổng Extclk0, được chọn làm đồng hồ để bù đắp.

    Nếu cả hai điều kiện là đúng, thì đồng hồ bên ngoài được chuyển từ extclk0 sang extclk1. Tuy nhiên, sự thay đổi này không ảnh hưởng đến phần thưởng thực tế của PLL. Khi PLL ở chế độ Phản hồi bên ngoài, thông tin bên ngoài giống hệt nhau giữa các cổng extclk bất kể cổng extclk nào đang được bù đắp.

    Quartus II fitter di chuyển đồng hồ dự phòng không chính xác mà không kiểm tra chế độ extfeedback. Do đó, phần mềm Quartus II chọn cổng mặc định của clk0 là được bồi thường. Vì cổng đó không được kết nối, phần mềm chọn cổng có quạt cao nhất (extclk1 có quạt nhiều hơn extclk0) để bù đắp và thay đổi nó sang cổng đó.

    Điều này sẽ được sửa trong phiên bản phần mềm Quartus II trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix®

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.