Tại sao kênh thu phát Stratix II GX của tôi chạy ở tốc độ dữ liệu không chính xác nếu kênh đó được định cấu hình sang chế độ giao thức SONET OC12?

Khi bạn định cấu hình kênh thu phát Stratix® II GX trong giao thức SONET OC12 với đầu vào đồng hồ 155,52 MHz từ chân refclk chuyên dụng, phần mềm Quartus® II không khởi tạo bộ chia trước refclk cần thiết để chạy kênh với tốc độ dữ liệu SONET OC12 (622 Mbps). Do bộ chia trước refclk không được khởi tạo, các kênh SONET OC12 chạy ở tốc độ dữ liệu gấp đôi (1244 Mbps).

Vấn đề này chỉ tồn tại trong các phiên bản phần mềm Quartus II 7.0, 7.1 và 7.1 SP1, và được khắc phục bắt đầu với phần mềm Quartus II phiên bản 7.2 .

Có hai phương pháp để giải quyết vấn đề này trong phiên bản phần mềm Quartus II 7.0, 7.1 và 7.1 SP1, tùy thuộc vào thiết kế. Giải pháp thay thế 1 dành cho các thiết kế sử dụng tính năng cấu hình lại kênh động và TXPLL (được bật bởi kênh Bật và tùy chọn cấu hình lại TX PLL trong trình cắm ALT2GXB MegaWizard®). Giải pháp thay thế 2 dành cho các thiết kế sử dụng định cấu hình lại kênh động (được kích hoạt bởi tùy chọn Sử dụng đồng hồ tham chiếu khác trên trang Cấu hình lại của trình cắm ALT2GXB MegaWizard) hoặc không sử dụng bất kỳ cấu hình lại động nào.

Giải pháp thay thế 1 - Đối với các thiết kế sử dụng tính năng cấu hình lại kênh động và TXPLL trong phiên bản phần mềm Quartus II 7.0, 7.1 và 7.1 SP1.

Trong tệp đóng gói do MegaWizard tạo ra cho phiên bản giao thức SONET OC12 alt2gxb, enable_pll_inclk<x>_divider sửa đổi tham số (trong đó x là 0,1,2,3 hoặc 4) trueđể, đối với đầu vào xung giờ tương ứng được kết nối với chân refclk cung cấp tần số xung tần 155,52 MHz. Ví dụ: nếu đầu vào đồng hồ 1 trong phiên bản SONET OC12 ALT2GXB MegaWizard được kết nối với chân refclk cung cấp đồng hồ 155,52 MHz, được enable_pll_inclk1_divider đặt thành true. Thay đổi này cho phép phần mềm Quartus II tạo bộ chia trước refclk cho đầu vào clock1 khi bạn biên dịch phiên bản alt2gxb đã sửa đổi.

Thay đổi enable_pll_inclk<x>_divider tham số true thành tệp đóng gói do Alt2gxb MegaWizard tạo ra cho tất cả các phiên bản kết nối với cùng một đầu vào đồng hồ 155,52 MHz. Ví dụ: nếu cổng đầu vào clock2 của bất kỳ phiên bản alt2gxb nào khác được kết nối với chân refclk cung cấp tần số 155,52 MHz, enable_pll_inclk2_divider true hãy thay đổi thành trong các tệp gói tương ứng.

Sau khi bạn thực hiện các sửa đổi trên, tái tạo Tập tin khởi tạo bộ nhớ (. mif) cho tất cả các phiên bản sửa đổi.

Để mô phỏng thiết kế, tạo tệp mô phỏng mô hình bộ thu phát (.vo cho Verilog HDL, .vho cho VHDL) với Quartus II EDA Netlist Writer thay vì sử dụng trình cắm Alt2gxb MegaWizard. Bạn phải sử dụng EDA Netlist Writer vì mô hình mô phỏng chức năng được tạo ra bởi trình cắm alt2gxb MegaWizard không bao gồm tham enable_pll_inclk_divider số. EDA Netlist Writer tạo ra bộ chia trước refclk trong tệp mô hình mô phỏng (.vo hoặc .vho). Sử dụng các bước sau để tạo tệp mô hình mô phỏng:

1. Trên menu Bài tập, chọn Cài đặt.
2. Trong Cài đặt Công cụ EDA, chọn Mô phỏng.
3. Chọn tên Công cụ cho công cụ mô phỏng bên thứ ba của bạn.
4. Trong danh sách Định dạng cho netlist đầu ra, chọn VHDL hoặc Verilog dựa trên yêu cầu của bạn.
5. Trong trường thư mục Đầu ra, xác định thư mục cho tệp .vo hoặc .vho.
6. Nhấp vào Cài đặt khác và đặt Tạo netlist cho mô phỏng chức năng chỉ bật.
7. Biên dịch mô-đun cấp cao nhất của thiết kế của bạn chứa alt2gxb và các phiên alt2gxb_reconfig của bạn.
8. Lưu ý: Bạn phải kết reconfig_fromgxb nối reconfig_togxb và cổng giữa alt2gxb và phiên alt2gxb_reconfig mềm. Nếu không, phần mềm Quartus II xóa các cổng này và tệp mô hình mô phỏng .vo hoặc .vho được tạo ra không hoạt động như mong đợi.

Giải pháp thay thế 2 - Đối với các thiết kế sử dụng định cấu hình lại kênh động hoặc không sử dụng bất kỳ cấu hình lại động nào, trong các phiên bản phần mềm Quartus II 7.0, 7.1 và 7.1 SP1.

Thêm mã Verilog sau vào thiết kế của bạn để thêm dải phân cách trước refclk. Kết nối cổng đầu vào của phiên bản phân chia trước refclk với chân refclk cung cấp đầu vào đồng hồ 155,52 MHz. Kết nối cổng đầu ra với tất cả các phiên bản alt2gxb sử dụng cổng đầu vào đồng hồ 155,52 MHz này.

//refclk divider Verilog code for Workaround 2

module my_refclk_div(in, out);
input in;
output out;
    stratixiigx_hssi_refclk_divider my_refclk_divider (
       .inclk(in),
       .clkout(out));
    defparam my_refclk_divider.enable_divider = "true";
    defparam my_refclk_divider.divider_number = 0;
    defparam my_refclk_divider.refclk_coupling_termination = "normal_100_ohm_termination";
endmodule

Nếu thiết kế của bạn có bất kỳ phiên bản kênh thu phát nào khác sử dụng đầu vào đồng hồ 155,52 MHz từ cùng một chân refclk như phiên bản SONET OC12 alt2gxb, hãy thay đổi tần số đồng hồ đầu vào là gì?

Bước này là bắt buộc vì bất kỳ kênh nào sử dụng cùng một đầu vào đồng hồ 155,52 MHz sẽ chỉ nhận được tần số đồng hồ tham chiếu đầu vào 77,76 MHz khi dải phân cách trước refclk được thêm vào đường dẫn đồng hồ. Ví dụ: nếu bạn đã định cấu hình bất kỳ kênh nào trong chế độ BASIC để chạy ở tốc độ 2488 Mbps bằng cách sử dụng cùng một đầu vào đồng hồ 155,52 MHz, hãy đặt tần số đầu vào là gì?

Nếu tính năng cấu hình lại kênh được bật, hãy tái tạo Tập tin khởi tạo bộ nhớ (. mif) cho tất cả các phiên bản sửa đổi.

Bạn có thể sử dụng các tệp mô hình mô phỏng (.vo hoặc .vho) được tạo bởi trình cắm ALT2GXB MegaWizard để mô phỏng thiết kế.