ID bài viết: 000078697 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 30/06/2014

Tại sao tôi lại có lỗi bit khi thực hiện mô phỏng RTL của vòng lặp nối tiếp ngoài trên các thiết bị thu phát Stratix V Arria V?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể thấy lỗi bit khi thực hiện mô phỏng RTL của vòng lặp nối tiếp ngoài của các thiết bị thu phát Stratix® V và Arria® V do sự cố làm tròn và độ phân giải Mentor Graphics Modelsim®.

Độ phân giải

Để giải quyết vấn đề này, bạn nên đặt độ chính xác của mô phỏng thành fs.

Các sản phẩm liên quan

Bài viết này áp dụng cho 7 sản phẩm

FPGA Stratix® V GX
FPGA Arria® V GT
FPGA Arria® V GX
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA Stratix® V GS
FPGA Stratix® V GT

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.