ID bài viết: 000078685 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 18/11/2017

Bộ phân tích Thời gian Spectra-Q có thể áp dụng Việc giải thể TimeQuest không chính xác cho các thiết kế với Khối nhắm mục tiêu theo set_timing_derate với Khoảng thời gian tối thiểu hoặc Giới hạn độ rộng xung

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Intel® Quartus® Prime Phiên bản Tiêu chuẩn
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Đối với các thiết kế Arria® 10 và Cyclone® 10, set_timing_derate Nếu bạn áp dụng lệnh Tcl cho các khối với khoảng thời gian tối thiểu hoặc giới hạn độ rộng xung tối thiểu, Spectra-Q TimeQuest có thể áp dụng sự giảm thời gian cho thiết kế của bạn không chính xác.

    Vấn đề này ảnh hưởng đến phần mềm Quartus® Prime phiên bản Tiêu chuẩn và phần mềm Quartus Prime phiên bản Pro.

    Độ phân giải

    Chạy Spectra-Q Timing Analyzer với tùy force_dat chọn:

    • Chạy quartus_sta -force_dat từ dòng lệnh.
    • Chạy create_timing_netlist -force_dat từ Spectra-Q TimeQuest GUI.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Intel® Arria® 10 và FPGA SoC
    FPGA Intel® Cyclone® 10 GX
    FPGA Intel® Cyclone® 10

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.