ID bài viết: 000078610 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/01/2013

Lỗi biên dịch Modelsim với tệp đầu ra Verilog được tạo Cyclone V

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT

Sự cố quan trọng

Mô tả

Lỗi biên dịch khi modelsim được biên dịch với các mô hình được tạo ra tệp đầu ra verilog (.vo). Thông báo lỗi: Lỗi #**: (vsim-10000) ipfs_vo/t_RT_471_1of1.vo(4614): Tham chiếu đến phân mảnh chưa được giải quyết 'kênh' trong ni0OO1.channels" được hiển thị.

Vấn đề này ảnh hưởng đến phiên bản 12.1sp1 trong Cyclone V.

Độ phân giải

Mở tệp verilog (.vo) và tìm kiếm tính altera_xcvr_reset điều khiển Khối. Chuyển đổi tất cả các tên tham số dưới dải phân cách thành chữ hoa (ví dụ: kênh - KÊNH).

Sự cố này đã được khắc phục trong 13.0.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Cyclone® V và FPGA SoC

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.