Mô tả
Khi giao diện bộ nhớ ngoài với UniPHY được triển khai với độ trễ nghiêng bo mạch thủ công, các cảnh báo sau đây trong công cụ TimeQuest Timing Analyzer có thể xuất hiện.
Critical Warning: DDR Timing requirements not met
Warning: Write Leveling tDQSS (Slow 900mV 0C Model)
Warning: Write Leveling tDSS/tDSH (Slow 900mV 0C Model)Các tham số tDQSS, tDSS và tDSH được liên kết với phân cấp ghi, là yêu cầu của JEDEC đối với thiết bị bộ nhớ (mối quan hệ giữa DQS và CK ở mỗi thiết bị). Đường dẫn này là bên ngoài FPGA và không thể được phân tích đầy đủ bởi công cụ TimeQuest Timing Analyzer. Phân tích được thực hiện thông qua các tính toán trong report_ddr tập lệnh dựa trên độ trễ nghiêng của bo mạch.
Độ phân giải
Để giải quyết vấn đề này, vui lòng kiểm tra kỹ tất cả các cài đặt nghiêng của bo mạch trong MegaWizard hoặc Qsys GUI để đảm bảo tất cả các tham số tuân thủ các nguyên tắc bố cục được Altera đề xuất.