ID bài viết: 000078306 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 03/11/2014

Tại sao tôi thấy các vấn đề hạn chế về thời gian với tx_clkout và pipe_hclk đầu ra trong Arria thiết kế PIPE 10?

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả Đồng tx_clkout hồ pipe_hclk và đầu ra bị hạn chế không chính xác trong các thiết kế PIPE trong Phần mềm Quartus® II phiên bản 14.0 Arria® bản 10.
Độ phân giải

Để khắc phục vấn đề này, trong hạn chế thiết kế Synopsys cấp cao nhất của bạn (. SDC) tập tin, làm theo các bước sau:

  1. Bao gồm derive_pll_clock hạn chế trong tệp SDC của bạn.
  2. Trong một dòng be tuân thủ derive_pll_clock giới hạn, sử dụng ràng buộc remove_clock giới hạn để loại bỏ và tx_clkout pipe_hclk.
  3. Tái tạo các đồng hồ này trên giao diện của chúng bằng cách sử create_clock lệnh SDC

Điều này dự kiến sẽ được sửa trong phiên bản phần mềm Quartus II trong tương lai.

Các sản phẩm liên quan

Bài viết này áp dụng cho 3 sản phẩm

FPGA SoC Intel® Arria® 10 SX
FPGA Intel® Arria® 10 GT
FPGA Intel® Arria® 10 GX

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.