ID bài viết: 000078290 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 29/06/2014

Có vấn đề nào đã biết khi chọn tần số REFCLK đầu vào trong PHY Độ trễ thấp cho kênh Stratix® V GT FPGA?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Có thể, do có lỗi trong trình chỉnh sửa tham số PHY độ trễ thấp, bạn có thể chọn tần số REFCLK bất hợp pháp cho Stratix® thiết bị V GT. Tần số REFCLK hợp lệ dựa trên tỷ lệ phân chia tốc độ dữ liệu là 16 hoặc 20 và cũng nên xem xét F (tối đa) của chân REFCLK thiết bị.

Ví dụ: tốc độ dữ liệu 25 Gbps sẽ dẫn đến kết quả là 781,25 MHz hoặc 625 MHz REFCLK. Khi fin(tối đa) của chân REFCLK là 717 MHz, tần số REFCLK hợp lệ duy nhất là 625 MHz.

Độ phân giải

Sự cố này đã được khắc phục trong phần mềm Quartus® II phiên bản 13.0.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA Stratix® V GT
FPGA Stratix® V

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.