ID bài viết: 000078266 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 22/04/2013

Tại sao tôi thấy các hành vi vi phạm "VI PHẠM DATAC" Các hành vi vi phạm thời gian quan trọng trong mô phỏng cấp thiết bị Stratix của tôi đối với các đường dẫn không hoạt động?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần mềm Quartus® II, các mô hình mô phỏng cấp cổng cho các thiết bị Stratix® và Stratix GX không chính xác cho phép tín hiệu chuyển tiếp truyền qua cổng ASDATA của các tế bào bên trong đến thanh ghi đích ngay cả khi tín hiệu ASDATA được chuyển tiếp bởi tín hiệu SLOAD không hoạt động. Điều này có thể dẫn đến vi phạm thời gian trong mô phỏng cấp cổng của bạn.

    Độ phân giải

    Để khắc phục vấn đề này, chèn logic để đồng bộ hóa tín hiệu và tránh vi phạm thời gian.

    Vấn đề này đã được khắc phục bắt đầu với phần mềm Quartus II phiên bản 12.0.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Stratix®
    FPGA Stratix® GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.