ID bài viết: 000078192 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/08/2012

Tại sao tôi nhận được vi phạm thời gian tối thiểu trong Bộ điều khiển DDR3 SDRAM dựa trên UniPHY trên Stratix® V?

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể thấy các hành vi vi phạm thời gian tối thiểu trên đường dẫn dữ liệu địa chỉ hoặc lệnh trong phần mềm Quartus® II phiên bản 11.1SP2 và cũ hơn nếu thiết kế giao diện bộ nhớ DDR3 SDRAM dựa trên UniPHY trong thiết bị Stratix® V được kết hợp với logic người dùng đã đóng gói thanh ghi trong phân biệt.

Độ phân giải

Sự cố này được khắc phục bắt đầu với phần mềm Quartus® II phiên bản 12.0.

Các sản phẩm liên quan

Bài viết này áp dụng cho 4 sản phẩm

FPGA Stratix® V GT
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GX

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.