ID bài viết: 000078147 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 11/09/2012

Cảnh báo: PLL |altlvds_tx:altlvds_tx_component |pll có các tín hiệu đầu vào khác nhau cho cổng đầu vào INCLK

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Phần mềm Quartus® II có thể đưa ra cảnh báo này khi cố gắng hợp nhất PLLs cho siêu chức năng ALTLVDS_RX và siêu chức năng ALTLVDS_TX với DPA được kích hoạt, mặc dù tần số đồng hồ là như nhau. Điều này ảnh hưởng Stratix® III và Stratix IV.

Ví dụ: bộ chia tỷ lệ sau PLL (k) có phạm vi giới hạn 1, 2 và 4.  Tần số VCO tốt nhất cho phiên bản siêu chức năng ALTLVDS không có bật DPA là ~600MHz, tuy nhiên không thể sử dụng tần số 600MHz để tạo tần số DPA 200MHz vì 3 không phải là giá trị phân chia hợp lệ. 

Khi sử dụng siêu chức năng ALTLVDS mà không có tùy chọn PLL bên ngoài, bạn không có bất kỳ quyền kiểm soát nào đối với các cài đặt PLL trong phần mềm Quartus II.  Như một công việc xung quanh, bạn có thể sử dụng siêu chức năng ALTLVDS trong chế độ PLL ngoài.   Điều này cho phép bạn kiểm soát các giá trị PLL và gán thủ công đầu ra đồng hồ PLL cho ALTLVDS_RX siêu chức năng và ALTLVDS_TX phiên bản siêu chức năng trong thiết kế của bạn, do đó cho phép chia sẻ PLL.

Để biết thêm thông tin về việc sử dụng siêu chức năng ALTLVDS trong chế độ PLL ngoài, vui lòng tham khảo Hướng dẫn sử dụng ALTLVDS Megafunction (PDF).

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.