ID bài viết: 000078129 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 04/03/2014

Tại sao tôi thấy lỗi đọc ngẫu nhiên bằng Bộ điều khiển DDR2 SDRAM với Bộ điều khiển UniPHY/ DDR3 SDRAM với Bộ điều khiển UniPHY hoặc LPDDR2 SDRAM với UniPHY?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần mềm Quartus II phiên bản 13.0sp1 và cũ hơn, đầu ra của khối logic DQS có thể gây ra lỗi đọc ngẫu nhiên.

    Các cấu hình sau đây có thể bị ảnh hưởng:

    • Arria® V: Thiết kế DDR3 và DDR3L SDRAM hoạt động dưới 450 MHz
    • Arria V: Tất cả các tần số hoạt động được hỗ trợ cho DDR2/LPDDR2 SDRAM
    • Cyclone® V: Tất cả các tần số hoạt động được hỗ trợ cho DDR3/DDR3L/DDR2/LPDDR2 SDRAM
    Độ phân giải

    Vấn đề này đã được khắc phục với phần mềm Quartus II phiên bản 13.0sp1 dp5 và các thế hệ sau.

    Bài viết liên quan

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 12 sản phẩm

    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V và FPGA SoC
    FPGA Arria® V GT
    FPGA Cyclone® V và FPGA SoC
    FPGA SoC Cyclone® V SE
    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Cyclone® V GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.