PHY Clock Tree Không được điều khiển bởi Bộ đếm đầu ra PLL tối ưu

Vấn đề này ảnh hưởng đến DDR2 và DDR3, LPDDR2, QDR II và RLDRAM Sản phẩm II.

Giao diện bộ nhớ ngoài nhắm Arria thiết bị V, mà Cây đồng hồ PHY không được điều khiển bởi các bộ đếm 0-3 hoặc bộ đếm 14-17 có thể không đáp ứng thời gian.

Giải pháp khắc phục sự cố này là sử dụng bài tập QSF để hạn chế bộ đếm đầu ra PLL, như sau:

set_location_assignment < điểm truy cậpPLL> -to

Để tìm vị trí < truy cậpPLL, > báo đầu ra theo các bước sau:

1. Biên dịch thiết kế trong phần mềm Quartus II.
2. Tìm PLL bằng Find or Netlist Công cụ điều hướng trong RTL Viewer.
3. Mở thiết kế trong Trình xem RTL.
4. Nhấp chuột phải vào phiên bản bắt GENERIC_PLL buộc và chọn Xác định vị trí trong Trình lập kế hoạch Chip từ menu Tìm kiếm.
5. Công cụ lập kế hoạch Chip hiển thị bộ đếm đầu ra PLL ở đâu phiên bản PLL chung được đặt. Chọn bộ đếm đầu ra PLL đến xem thuộc tính, chế độ và giá trị của nó trong cửa sổ Thuộc tính Nút.
6. PLL output signal là giá trị cho toàn bộ thuộc tính tên và giá trị cho thuộc tính vị trí là PLL vị trí bộ đếm cho bộ đếm hiện đang được sử dụng. Tìm mong muốn Vị trí của bộ đếm PLL. Đồng hồ PHY phải được điều khiển bởi các bộ đếm 0-3 hoặc 14-17, luôn là top bốn hoặc bốn bộ đếm cuối trong bản đồ sàn, tùy thuộc vào sự lựa chọn của FFPLL. Chỉ một trong hai bộ đếm có thể điều khiển mỗi đầu vào của cây đồng hồ PHY:

Để có hiệu năng tốt nhất, đồng hồ PHY nên được điều khiển bởi một trong hai bộ đếm 0-3 hoặc bộ đếm 14-17. Bạn có thể phải thay đổi lựa chọn các yếu tố từ FFPLL_* đến PLLOUTPUTCOUNTER_* xem vị trí quầy PLL cho mỗi quầy.

Minh họa một ví dụ về bài tập QSF:

set_location_assignment PLLOUTPUTCOUNTER_X81_Y91_N1 -to qdrii_example|dut_if0:if0|dut_if0_pll0:pll0|pll_mem_phy_clk �

Vấn đề này sẽ được khắc phục trong một phiên bản trong tương lai.